Architektura RISC

Procesor o architekturze RISC (ang. reduced instruction set computer), czyli o zredukowanej liście instrukcji, odznacza się następującymi cechami:

  • jest zbudowany zgodnie z architekturą typu Harvard, ma więc oddzielne szyny dla danych i programu, może zatem równocześnie współpracować z pamięcią danych i programu,
  • wykorzystuje przetwarzanie potokowe w celu zwiększenia szybkości wykonywania programu,
  • zbiór realizowanych instrukcji jest ograniczony i spełnia warunki ortogonalności.

Pojęcie ortogonalności oznacza unifikację instrukcji według następujących zasad:

  • każda instrukcja może operować na dowolnym rejestrze roboczym, procesor nie ma więc wyróżnionych rejestrów, które są specjalizowane do wykonywania określonych rodzajów operacji,
  • każda instrukcja może wykorzystywać dowolny tryb adresowania argumentów,
  • nie ma ukrytych związków między instrukcjami (efektów ubocznych), które powodowałyby nieprzewidziane reakcje systemu w zależności od kontekstu użycia rozkazów w programu,
  • kody rozkazów i formaty instrukcji są zunifikowane, w szczególności wszystkie instrukcje zajmują w pamięci programu taką samą liczbę bajtów.

Ortogonalność zbioru instrukcji radykalnie upraszcza budowę układu sterowania, który może realizować cykl wykonania każdego rozkazu według identycznego algorytmu. Ponadto prostszy układ sterowania może pracować znacznie szybciej, dlatego cykl rozkazowy ulega skróceniu. Zaoszczędzoną powierzchnię w układzie scalonym przeznacza się dodatkowe bloki, na przykład sprzętowy stos, które dodatkowo przyspieszają pracę procesora.

Przeciwieństwem architektury RISC, jest architektura CISC (ang. complex instruction set computer). Procesory tego typu mają rozbudowaną listę rozkazów, obejmującą często kilkaset różnorodnych poleceń. Cecha ortogonalności instrukcji nie jest zachowana, instrukcje są wąsko specjalizowane, współpracują na ogół tylko z określonymi rejestrami i wymagają stosowania określonych trybów adresowania. Bagactwo listy rozkazów i trybów adresowania utrudnia wprawdzie opanowanie języka asemblera przez programistę, ale sprzyja pisaniu zwartych programów źródłowych.

W sterowniku SU 1.2 oraz sterowniku SU 1.5 zastosowano 8-bitowe mikrokontrolery o architekturze RISC firmy ATMEL.

W procesorach tych, zastosowanie przetwarzania potokowego programu oznacza że, jednocześnie (w jednym cyklu zegarowym) wykonywana jest dana instrukcja i pobierana z pamięci kodu następna instrukcja.

Ponieważ mikrokontrolery AVR wykonują większość instrukcji w trakcie jednego cyklu zegarowego, układy te mogą osiągać prędkości przetwarzania dochodzące do 1 MIPS przypadającego na każdy 1 MHz rezonatora kwarcowego.

Scroll to Top