Regulator PID w środowisku CPDev dla sterownika PLC 1.7
Widok bloczku regulatora PID w języku FBD
Środowisko CPDev oferuje gotowy bloczek regulatora PID do zastosowania w sterowniku PLC SU 1.7.
Opis wejść regulatora PID:
- SP (typ REAL) – wartość zadana regulatora,
- PV (typ REAL) – zmienna procesowa (wyjście obiektu regulacji),
- Kp (typ REAL) – wzmocnienie regulatora (Kp>0.1),
- Ti (typ TIME) – czas całkowania (Ti=T#0s => bez całkowania),
- Td (typ TIME) – czas różniczkowania (Td=T#0s => bez różniczkowania),
- D (typ REAL) – dzielnik filtru (0.01 ≤ D ≤ 10.0),
- UL (typ REAL) – dolne ograniczenie sterowania,
- UH (typ REAL) – górne ograniczenie sterowania,
- A_M (typ BOOL) – przełącznik AUTO/MAN (FALSE=>MAN, TRUE=>AUTO),
- UM (typ REAL) – wartość sterowania ręcznego,
- U0 (typ REAL) – punkt pracy regulatora P/PD,
- PIP (typ BOOL) – typ algorytmu: P/PD (PIP=false) lub PI/PID (PIP=true),
- DIR (typ BOOL) – typ sterowania: proste (DIR=false) lub odwrotne (DIR=true),
- U0A (typ BOOL) – punkt pracy dla P/PD: U0 (U0A=false), autom. (U0A=true),
- ULIM (typ BOOL) – ograniczanie sterowania U w trybie Auto,
- INIT (typ BOOL) – inicjowanie (pierwszy cykl obliczeniowy),
- UBL (typ BOOL) – blokada sterowania U.
Opis wyjść regulatora PID:
- U (typ REAL) – sterowanie regulatora,
- LIMH (typ BOOL) – sterowanie na ograniczeniu UH,
- LIML (typ BOOL) – sterowanie na ograniczeniu UL,
- STA (typ BYTE) – status bloku.
Przykład programu z wykorzystaniem regulatora PID w języku FBD w środowisku CPDev